RTL designer

з/п не указана

Требуемый опыт работы: 3–6 лет

Полная занятость, гибкий график

Обязанности:

Разработка и верификация сложных функциональных модулей для ASIC на Verilog.

Рассматриваем кандидатов от Middle до Principal уровня.

Требования:

  • Опыт разработки и верификации RTL для ASIC от 3 лет;
  • Отличное знание Verilog/System Verilog;
  • Опыт использования RTL симулятора от 3 лет (any vendor);
  • Знакомство с архитектурой современных процессоров, знание современных SoC интерфейсов (ACE, AXI);
  • Уверенный пользователь Linux;
  • Знание английского языка на уровне чтения технической документации и умения вести переписку на технические темы;

Дополнительным преимуществом будут:

  • Знакомство с make и скриптовыми языками (perl/python/tcl/shell);
  • Опыт программирования на C/asm;
  • Опыт работы с ПЛИС от Altera и/или Xilinx и соответствующим программным обеспечением;
  • Знакомство с методами формальной верификации, SVA.

Условия:

  • Высокая оплата труда (по результатам собеседования);
  • Оформление по ТК РФ;
  • Интересная и перспективная работа, возможность быстрого профессионального и карьерного роста;
  • Гибкий рабочий график;
  • ДМС, оплачиваемый отпуск и больничный;
  • Возможность публикаций и поездок на конференции;
  • Рассмотрим перспективных кандидатов, опыт которых не полностью соответствует требованиям.
 Доступно соискателям с инвалидностью 

Ключевые навыки

verilog
RTL
asic
system verilog

Контактная информация

Адрес

Екатеринбург, улица Тургенева, 18
Показать на большой карте

Вакансия опубликована 16 апреля 2021 в Екатеринбурге

Похожие вакансии